Standard Cell 介绍——Tie Cell

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这是集成电路物理设计的第二个系列【standard cell】的第三篇文章，本篇文章主要介绍Tie Cell相关知识：

1，什么是Tie Cell？

• Tie Cell是一种特殊的standard cell，没有input pin，只有output pin。

• Tie Cell一般有两种：Tie High Cell和Tie Low Cell，Tie High Cell的输出是高电平，Tie Low Cell的输出是低电平。

• Tie Cell的 schematic 和layout

  
  
  

2，为什么要insert Tie Cell?

• 在数字电路中，存在一些信号的输入为常量（如verilog中的常量1'b0 & 1'b1），常量信号1'b0代表输入始终为低电平VSS，常量信号1'b1代表输入信号始终为高电平VDD。

• 数字集成电路物理设计的过程中，standard cell的gate端一般不能直接连接VSS/VDD，这是因为晶体管的栅极是很敏感的，非常容易受到电压的影响，如果发生ESD事件时，连接VSS/VDD的栅极晶体管容易击穿，造成芯片的不可逆的损伤。

• 因此需要使用Tie Low Cell将常量信号1'b0连接到VSS Strap，使用Tie High Cell将常量信号1'b1连接到VDD Strap。
  

3，如何insert Tie Cell?

• 一般在完成place之后进行tie cell的insertion。

• FC/ICC2 cmd:

  >set_app_options -list {opt.tie_cell.max_fanout 8}
  
  >add_tie_cells -tie_high_lib_cells [get_lib_cells */TIEH*] -tie_low_lib_cells [get_lib_cells */TIEL*]
  #>remove_tie_cells
  >report_disable_tie_insert
  
  
  >lsort -u [get_attribute [get_flat_nets -of_objects [get_flat_pins -of_objects [get_flat_cells -f 'ref_name=~TIE*'] -f 'full_name =~ */Z*']] number_of_flat_loads]    #fanout of tie cells

• Innovus cmd:

  >setTieHiLoMode -cell {TIEL TIEH} -maxDistance 50 -maxFanout 8
  >addTieHiLo -cell {TIEL TIEH} -prefix tie_cell
  #>deleteTieHiLo
  >verifyTieCell  -report  ./tie_cell.rpt
  >dbGet [dbGet top.insts.cell.name TIE* -p2].instTerms.net.numInputTerms -u   #fanout of tie cells

4，Tie Cell工作原理

• 如果将一个nMOS管子的gate和drain短接起来，则这个管子始终工作在饱和区，这种连接类似于一个diode器件，这会将上面的pMOS管子开启并维持上面的pMOS管子开启状态，其输出始终为高电平，这就实现了Tie High Cell的功能。Tie Low Cell结构类似。
  

5，参考文献

1, https://www.youtube.com/channel/UCVWaC1gXZfHNqwdl6jovsjQ

2，Fusion Compiler/ IC Compiler 2 user guide

3，Innovus user guide