4.1 系统主电路
本系统硬件电路通过Protel99软件，采用层次设计的方法设计。系统主电路如图4.1所示，由微处理器、数字逻辑平台、输入控制、A、B通道输入处理、C通道输入处理、整形、AD转换、采样时序控制、RS232、键盘显示、存储器扩展、电源等模块构成。下面分模块介绍硬件电路。
4.2 微处理器电路
该电路主要由PHILIPS公司生产的ARM 32位微处理器LPC2105、8位单片机P89C51RD2、USB接口芯片PDIUSBD12和单片机复位电路构成，如图4.2所示。
LPC2105有32个可配置的I/O引脚，其中13（TXD0）、14（RXD0）脚用来联接RS232接口，9（TMS）、10（TCK）、15（TDI）、16（TDO）脚用于仿真下载，8（TRST）用于复位，其余的I/O引脚(P0.[2..6])与FPGA连接。此外用余仿真下载的还有6（RST）和26（RTCK）脚以及电源。单片机P89C51RD2的P1口直接与FPGA相连，P0口与USB接口芯片PDIUSBD12及FPGA相连，P2口的高4位与FPGA相连，低4位则用于读取C通道A/D转换器ADS1121的采样数据。
USB接口芯片PDIUSBD12的其它锁存、选通、复位等功能引脚与FPGA相连。
本系统的单片机复位电路如图4.3所示，为了提高单片机的可靠性，使用了专用微处理器电源监控芯片MAX708S。J17是一个手动复位开关。
4.3 A、B通道输入处理电路
模拟输入通道的性能直接影响整个系统的性能。很多实力雄厚的大公司模拟电路都采用专们设计的IC芯片，使电路的设计不但简单而且可靠性高。我们虽然没有这样的条件，但通过大量的查找,在数千片的通用IC芯片中选择出了一些功耗低而性能高的器件，如:AD8009、AD8014、AD8063等等，通过大量的仿真和实验完成了模拟输入通道的设计。
A、B输入通道为对称输入通道，能分别对±100Vpp的电压信号进行调理，输出-0.5V~+0.5V范围内适合A/D转换器采样的电压，40dB模拟带宽可达100MHz。A、B输入通道电路原理图如图4.4所示，通道由衰减器、输入耦合电路、 限幅器、电压跟随器、可变增益放大器、仪用放大器、输出保护器、触发电路以及控制电路构成，能完成对输入信号的耦合方式、衰减放大、保护控制、触发控制及阻抗变换等功能。下面以A通道为例分块进行介绍：
4.3.1 衰减器由于被测信号的电压为-100V ~ +100V，跨度较大，而A/D转换器AD9288的模拟输入电压范围为-0.5V ~ +0.5V，其它集成运算放大器能处理的模拟信号电压范围也只有-5V ~ +5V，因此需要在输入电路的前端设计一个衰减电路。衰减电路如图4.5所示，该电路由三个能分别衰减100倍、10倍和1倍的阻容衰减网络和3个光电继电器AQW214构成。该光电继电器的驱动电流不超过5mA，体积也较小，而普通继电器的驱动电流在60mA以上，体积较大。实际上每个AQW214芯片里面集成了2个独立的光电继电器。系统通过GA0、GA1、GA2三个端口使这3个AQW214芯片在同一时刻只有其中1个芯片里面的两个继电器导通而且是同时导通，以此来选择不同的衰减网络。采用这种方法设计可变衰减网络的优点是实现容易，调试也较简单。三个衰减网络的输入阻抗均设计成1MΩ、≤20pF，因此系统的输入阻抗为1MΩ、≤20pF。
本电路采用著名的Multisim2001模数混合多功能仿真软件进行了仿真，仿真的信号源采用频率为100MHz、峰值为5V的正弦波。100倍衰减网络仿真如图4.6所示，10倍衰减网络仿真如图4.7所示。从游标1和游标2的示数上看，本衰减网络的设计达到了预定的要求。4.3.2 输入耦合电路
系统有直流耦合和交流耦合2种输入耦合方式。输入耦合电路如图4.8所示，系统通过OUHEA端口控制光电继电器是否将电容C121两端短路，以此来选择输入耦合方式。
4.3.3 限幅与电压跟随器限幅与电压跟随器如图4.9所示。为了防止过高的电压损坏集成运放，在通道信号进入集成运放处理前必须加一个限幅电路。信号由输入耦合电路通过AIN7端进入由C130、C131、R119、D11、D12构成的限幅电路，信号进入U28的+IN端时被限定在-0.7V~+0.7V，从而起到了保护集成运放的作用。电压跟随器由U28（AD8063）和R120组成。AD8063的大信号幅频特性曲线如图4.10所示，当 增益G=1时它在100MHz以内的线性都非常好，它的输入阻抗为13MΩ、1pF，-3dB带宽300MHz（G=1），而功耗仅为6.8mA，因此非常
适合用作电压跟随器。4.3.4 可变增益放大器
可变增益放大器原理如图4.11所示，通道信号通过电压跟随器后经限流电阻R121进入AD8009和ADG452构成二级可变增益放大器。AD8009是ANALOG公司生产的一款性能极高的集成运放，它的转换速率高达5500V /uS， -3dB带宽可达1GHz（G=1），±5V供电，而功耗仅为14mA。它的大信号幅频特性曲线如图4.12所示，当增益G=10的时候在100MHz以内它的线性都非常的好，缺点是它的输入阻抗比较小。因此非常适于作为中间放大级电路。ADG452是模拟开关芯片，它的内部含有4个独立的SPST（单刀单掷开关），导通电阻仅4Ω，可用±5V电源供电，能通过正负信号。系统通过GA3~GA6和GA7~GA10端口来控制AD8009的反馈电阻，以此来选择该二级放大器的增益值。该二级放大器可以对信号放大1、5、10、25、50或100倍。
4.3.5 仪用放大器与输出保护器
通道信号通过二级放大电路处理后是个单端信号，而A/D转换器AD9288的模拟输入信号要求是差分信号。如图4.13这里采用由2片AD8014芯片构成的仪用放大器，可以将由TA1输出的单端信号变成差分信号从OUTA+、OUTA-端输出，并且仪用放大器有很好的抑制共模信号的作用，可以提高A/D转换器处理信号的信噪比。AD8014的转换速率高达4000V /uS， -3dB带宽可达400MHz（G=1），它的功耗极小仅1.15mA，但是输入阻抗较小，因此适合作后级放大器。为了防止过高的电压损坏AD9288，在仪用放大器后加了1个输出保护电路。输出保护电路是由R146、R147、D33、D34、D35、D36构成的一个限幅电路，可以将输出电压限制在-0.7V~+0.7V的范围内。4.3.6 触发电路
触发电路如图4.14所示。经过调理后的A通道信号从TA1端输入，B通道信号从TB1端输入。光电继电器U57 AQW214则用来选择触发源是A通道信号还是B通道信号。系统有直流、交流、高频抑制、低频抑制4种触发耦合方式，通过控制模拟开关U14 ADG452的CCF0~CCF3端口来选择。由比较器AD8561及其外围电路构成的电压比较电路是触发电路的核心。系统通过FPGA输出的3.3V脉宽调制信号从CHUFADA端经过
R190、C172、R243构成的低通滤波后由R244输入AD8561的-IN端作为触发电路的基准触发电压。触发电路通过CHUFAS端将触发信号输入FPGA的触发控制模块。
4.4 C通道输入处理电路
C输入通道为多功能输入通道，系统通过控制继电器矩阵来选择不同的模块测量电压、电流或二极管的通断和电阻，测得的值通过24bits分辨率的A/D转换器ADS1121采样后送单片机P89C51RD2进行处理。C输入通道电路原理图如图4.15所示。
4.5 采样时序产生电路
该电路产生AD9288的采样时钟,主要由两片MC12429构成，电路如图4.16所示。MC12429是摩托罗拉公司生产的一款通用合成时钟源。MC12429的内部结构框图如图4.18所示，它内部的VCO（压控振荡器）能产生200~400MHz的频率。差分的PECL信号输出可以配置为VCO输出的1、2、4、8分频。当采用16.000MHz的外部石英晶振时，OSC（振荡器）提供给PHASE DETECTOR（相位检波器）的基准频率为1MHz，所以当DIV N=1（分频器N=1）时，输出频率的程控步长为1MHz。它内部的PLL（锁相环）是完整的，无需连接外围器件。
MC12429的输入出频率可以通过下面的公式来计算：
FOUT=（FXTAL÷16）×M÷N （2）
FXTAL 是晶体振荡器的频率，M是内部PLL环路的分频系数，N是输出分频器的分频系数。当采用16.000MHz的晶体振荡器时
FOUT=M÷N （3）
M、N的值既可通过并口也可通过串口来控制，控制时序如图4.17所示。
MC12429的TEST（Pin 20）引脚是一个多功能的CMOS输出端，它可以通过串行输入的低三位（T2、T1、T0）进行配置。配置结果如下表所示：
T2
T1
T0
TEST（Pin 20）
0
0
0
SHIFT REGISTER OUT(移位寄存器输出)
0
0
1
HIGH（输出高电平）
0
1
0
FREF（锁相环基准频率）
0
1
1
M COUNTER OUT（M计数器输出）
1
0
0
FOUT（以CMOS电平输出FOUT）
1
0
1
LOW（输出低电平）
1
1
0
MCNT（锁相环旁路模式）
1
1
1
FOUT/4（以CMOS电平输出FOUT/4）
由于AD9288要求采样时钟为CMOS电平，而MC12429的FOUT端输出的是PECL电平的信号，因此AD9288的采样时钟不能直接由MC12429的FOUT端输出，而从TEST端采用FOUT/4模式(T[2..0]=111)输出。
4.6 A、B通道A/D转换电路
A、B通道的A/D转换电路，由一片A/D转换芯片AD9288和两片FIFO存储器IDT72V261LA10A构成，电路原理图见图4.19。该部分为数据采集系统的核心电路。AD9288是ANALOG公司生产的，片内集成了2个独立的8bits，100MPS的A/D转换器。芯片工作电压低为 2.7V~3.6V，最大功耗仅180mW，模拟输入电压范围为-0.5V~+0.5V，产生3.3V CMOS/TTL兼容输出。其它性能包括：47.5dB 信噪比（10.3M），475MHz 模拟带宽，内置1.25V 电压基准，工作温度范围-40℃～85℃。AD9288的模拟输入来自A、B输入处理电路的差分输出，它的采样时钟来自采样时序产生电路。
IDT72V261LA10是9bits，16K的FIFO存储器，在3.3V的低电压下也可正常工作，最快存储速度可达6nS，满足AD9288最高采样速率100MS/s（10nS）的要求。带有读写时钟控制器，读时钟与写时钟相互独立，互不干扰。可工作在IDT标准模式或第一个数据直通模式（FWFT）。当没有任何操作时，芯片可自动进入低功耗状态。因为AD9288输出的是8bits的数据， IDT72V261LA10是9bits 的FIFO存储器，因此IDT72V261LA10的D8位是接地的。IDT72V261LA10的读时钟线、控制、状态、数据总线都直接与FPGA相连。它的写时钟则即可以由采样时序产生电路提供（与AD9288为同一时钟），也可以由FPGA内部的FIFO读写控制模块提供（由另一时钟源经FPGA读写控制模块内部分频的时钟）。
4.7 输入控制电路
输入控制电路见图4.20，主要由CPLD芯片EPM3128ATC100-10、用作CPLD I/O脚限流的15个排阻（22*4）和一个光电继电器AQW214构成，用来控制A、B输入通道的输入耦合方式和增益值、触发电路的触发源和触发方式、C通道的继电器矩阵以及时序产生电路。光电继电器AQW214则是用来控制FIFO的写时钟与AD9288的采样时钟为相同时钟的。输入控制电路是数字逻辑平台的一部分，CPLD是作为FPGA的扩展芯片来设计的，它们通过数据总线CA[0..3]、地址总线CD[0..7]和CRD、CRW读写控制线相连。
CPLD芯片EPM3128ATC100-10有72个可配置的I/O引脚，它们的分配如下表所示：I/O引脚
网络标号
配置
1
DXA
控制A通道FIFO写时钟是否与采样时钟同源一致
92~94、96~100
2
MA[0..8]
写入A通道时序产生电路U52 MC12429 的M值（并行方式）
5、6
NA[0..1]
写入A通道时序产生电路U51 MC12429 的N值（并行方式）
7~10、12~14
16~17、19~20
GGA[0..10]
A通道增益控制
21
GOUHEA
A通道输入耦合方式控制
22~25
CA[0..3]
与FPGA相连的数据总线
27~32
WY[0..5]
控制C通道继电器矩阵
35~37、40~42
CF[0..5]
CF[4..5]控制触发源，CF[0..3]控制触发方式
44~50、52
CD[0..7]
与FPGA相连的地址总线
54
GOUHEB
B通道输入耦合方式控制
55~58、60~61
63~64、67~69
GGB[10..0]
B通道增益控制
70、71
NB[1..0]
写入B通道时序产生电路U52 MC12429 的N值（并行方式）
72、76~77
79~81、83~85
MB[8..0]
写入B通道时序产生电路U52 MC12429 的M值（并行方式）
4.8 整形电路 系统需要根据所测信号的频率来确定AD9288的采样时钟和FIFO的写时钟，为了提高系统的效率和精度，我们不采用软件的过零计数法而采用硬件电路来完成频率的测量。整形电路的功能就是把A、B通道所测信号变成方波信号，然后送FPGA的测频模块进
行测量。该电路原理如图4.21所示，主要采用了2个低功耗的高速比较器AD8561来实现，电路比较简单，A通道整形从TA1输入、TA1A输出，B通道整形从TB1输入、TB1B输出。
4.9 存储器扩展系统的存储器扩展是由一片2M的闪存AM29LV160与FPGA相连来实现的，这样设计的好处是ARM和单片机都可访问，系统其它模块需要存储器作缓冲时也可利用它。存储器扩展电路原理如图4.22所示。
4.10 键盘、液晶显示接口电路本系统采用4×8的键盘和320×240不带驱动器的液晶显示模块，驱动器和显存设计在FPGA内。键盘及液晶显示模块与系统的接口电路原理如图4.23所示。
4.11 FPGA及外围电路
FPGA是数字逻辑平台的主要部分，FPGA及外围电路见图4.24。FPGA芯片为Altera公司飓风系列的EP1C6Q24046。该芯片内部有20×4Kbits的块RAM、5980个逻辑单和两个数字锁相环（PLL）。从图3.2数据采集系统结构图上可以很明显的看出来EP1C6Q24046就像桥梁一样把系统的各个模块连接起来构成了一个整体。EP1C6Q24046有179个可配置的I/O脚，它们的分配如下表所示：
I/O引脚
网络标号/端口号
配置
1
WCLKA
A通道FIFO写时钟输出端
2
CHUFADAS
触发电路所需的脉宽调制信号输出端
3
SPEAK
系统蜂鸣器输出端
11~12、16~18
43~46、4~8
13~15、19~21
23、38、39
41~42
ARM[26..2]
ARM LPC2105的P0.[26..2]
47
ARMRST
ARM LPC2105复位端（Pin 6
）
48
单片机复位电路复位端（MAX 708S Pin7 RST）
49
TRST
ARM LPC2105复位端（Pin 8 TRST）
50
MCUT0
单片机定时/计数器0（Pin 14 T0）的计数脉冲
53
FULL _S
电池充电完成检测端
54
FAST_S
电池快速充电检测端
55
CHONG
外接电源检测端
56
MCUT1
单片机定时/计数器1（Pin 15 T1）的计数脉冲
57~60
MCUP1[7..4]
单片机P1口的高4位
61~68
MCUP2[0..7]
单片机P2口
73~80
MCUP0[0..7]
单片机P0口
81
MCUALE
单片机地址锁存信号输入端（Pin 30）
82
MCUWR
单片机外部数据存储器写选通信号(Pin 16
)输入端
83
MCURD
单片机外部数据存储器读选通信号(Pin 17
)输入端
84
USBCS
USB接口芯片PDIUSBD12片选端（Pin 11 CS_N）
85
USBSUS
PDIUSBD12器件挂起状态输出端（Pin 12 SUSPEND）
86
USBRST
PDIUSBD12复位端（Pin 20 RESTET_N）
87
USBA0
PDIUSBD12地址位（Pin 28 A0）
88
MCUINT1
单片机外部中断1请求输入端（Pin 13 INT1）
93
VCTL
液晶显示器对比度控制信号
94~99
L[5..0]
键盘行扫描
100~103
H[3..0]
键盘列扫描
104~107
YD[0..3]
液晶显示器数据总线
108
DISPOFF
液晶显示器开/关信号
113
FLM
液晶显示器第一行起始标志
114
M
液晶显示器交流信号
115
LP
液晶显示器行锁存信号
116
CP
液晶显示器时钟
117
EL_ON
液晶显示器背光开/关信号
118
液晶显示器复位信号
166、143
119~125
138、137、136
135、131、132
134、133、167
126、127、139
A[0..20]
存储器扩展芯片AM29LV160地址总线
128
RY/BY
AM29LV160空闲/正忙状态信号端（Pin 15 RY/BY）
140
WE
AM29LV160写控制信号端（Pin 11 WE）
141
RESET
AM29LV160复位端(Pin 12 RESET)
144
CE
AM29LV160片选端(Pin 26 CE)
156
OE
AM29LV160读控制信号(Pin 28 OE)
158~165
DQ[0..7]
存储器扩展芯片AM29LV160数据总线
168~170
173~177
CD[7.. 0]
与CPLD相连的数据总线
178
ACCS1
C通道U11 AD637片选信号
179
XIN1
C通道A/D转换器ADS1211采样时钟(Pin 10 XIN)
180
CHUFASS
连接触发电路比较器AD8561输出端(U55 Pin 7 OUT)
181
WCLKB
B通道FIFO写时钟输出端(U46 Pin 64 WCLK)
182
S_CLKB
B通道采样时序产生电路串口控制端
183
S_DATAB
184
S_LOADB
185
S_PLOADB
B通道采样时序产生电路并口控制端选通信号
186
B通道FIFO读使能
187
RCLKB
B通道FIFO读时钟
188
B通道FIFO空标志
193
B通道FIFO半满标志
194
B通道FIFO满标志
195
B通道FIFO主复位
196
B通道FIFO部分复位
197
B通道FIFO写使能
198~205
DB[7..0]
B通道FIFO输出数据总线
206~208
213~217
DA[0..7]
A通道FIF O输出数据总线
218
A通道FIFO读使能
219
RCLKA
A通道FIFO读时钟
220
A通道FIFO空标志
221
A通道FIFO半满标志
222
A通道FIFO满标志
223
A通道FIFO主复位
224
A通道FIFO部分复位
225
A通道FIFO写使能
226~228、233
CA[3..0]
与CPLD相连的地址总线
234
CRD
与CPLD相连的读控制线
235
CWR
与CPLD相连的写控制线
236
S_CLKA
A通道采样时序产生电路串口控制端
237
S_DATAA
238
S_LOADA
239
S_PLOADA
A通道采样时序产生电路并口控制端选通信号
240
BIAOZHUN
探头校准信号（1KHz，3.3V）输出端
4.12 CPLD/FPGA内部功能
数字逻辑平台主要是为处理器提供数据的输入输出接口。由CPLD/FPGA构成的数字逻辑平台结构如图4.25所示，通过片内总线仲裁，CPLD/FPGA被映射成为ARM或单片机的外部存储器，使ARM或单片机对系统的控制简化为仅仅是对外部存储器的读写，提高了整个系统的工作效率。下面分别介绍数字逻辑平台各模块：
4.12.1 通道控制器
通道控制器主要由译码电路构成，它将ARM发送过来的通道控制字转换成通道控制信号，用来控制A、B通道的增益值、耦合方式和选择C通道的测量模块。
4.12.2 测频模块
测频模块采用等精度测量法和闸门测量法。图4.26等精度测频原理图中Tp为预置的门控信号，CT1和CT2是两个计数器，fs为时标信号，fx是经整形后的待测信号，当预置的门控信号Tp为高电平后，fx的第一个上升沿使Q=1从而同时启动两个计数器，当Tp为低电平后，随后而至的fx的上升沿将两个计数器同时关闭。设CT1的计数值为N1，CT2的计数值为N2，则有
fx=N2fs/N1 （5）
ARM读取测频模块的频率字获得测量的结果。
4.12.3 存储器控制器
存储器控制器主要用来提供访问扩展存储器的控制信号和反馈存储器的状态信号。
4.12.4 A/D采样控制器
为了使A/D转换器AD9288工作在最佳的工作状态以得到最佳信噪比，系统设置四级A/D采样时钟，分别为100MHz、50 MHz、25 MHz、10 MHz。A/D 采样控制器根据ARM所发的A/D采样控制字发出时序控制信号，控制采样时序产生电路输出AD9288所需的采样时钟信号。
4.12.5 FIFO读写控制器
本数据采集系统测量的信号频率范围很宽，从0.1 Hz到100MHz，而ADC的采样频率又比较单一，所以需要巧妙的设计FIFO的写时钟来实现等效采样或避免大量冗余数据。FIFO的写时钟频率交给ARM控制。ARM根据测频模块所得数据来调整FIFO的写时钟频率，其调整的思路是让写入FIFO的数据尽量有用，即ARM读出FIFO的数据后尽量不用丢数，这些数据经过处理后能在LCD屏上显示出2 ~ 4 个周期的信号波形。这样做的好处是相当明显的，除了能够解决A/D转换器采样时钟难于控制的问题外, 软件丢数的事情也交给了硬件来做，减少了ARM的很多工作，使处理数据的速度大大提高，整个系统的性能得以改善。
FIFO采样控制器为ARM提供写FIFO的端口操作。系统共设置100MHz~10Hz，共819级FIFO采样频率以实现等效采样或屏蔽冗余数据。FIFO采样时钟的选择由采样控制器根据ARM所送控制字决定，伴随着每次状态字的写入，控制器自动使FIFO读写指针复位。
4.12.6 触发控制器
触发控制器有三个功能：第一是发出脉宽调制信号（脉宽调制信号经过低通滤波器后变成直流信号作为基准触发电平）；第二是将系统发送的触发控制字转换成触发控制信号，选择系统的触发源（触发源可选A通道信号或B通道信号）、触发方式（系统有直流、交流、高频抑制、低频抑制四种触发方式）和斜率（上升沿触发或下降沿触发）；第三是接收触发电路送过来的触发信号，启动A/D采样和FIFO的写操作。
4.12.7 显示缓存区
利用FPGA内部的块RAM设计9.6KB的RAM作为LCD显示缓存区。以此，将ARM的数据处理同波形显示脱离直接相关性，提高了ARM的工作效率。
4.12.8 键盘扫描模块
该模块通过对键盘进行、列扫描确定用户所按键的位置，向系统发出键语字，系统通过键语分析后调用相应的模块进行操作。
4.12.9 LCD驱动器
LCD驱动器为LCD显示提供各种所需的控制信号。
4.12.10 总线仲裁器
总线仲裁器为CPLD/FPGA和处理器提供通信接口，它将CPLD/FPGA完全映射为处理器的外部存储器。ARM的所有操作均通过访问片外存储器的方式进行，单片机只有读取C通道采集的数据不用通过总线仲裁器。总线仲裁器根据ARM的地址总线及片选信号译码决定CPLD/FPGA内陆址及数据总线的归属。
