典型的信号完整性问题：反射、串扰、电源/地噪声、时序等。
反射
由于传输系统阻抗不匹配，会使传输的信号不能被完全吸收，造成部分能量返回。反射造成信号出现过冲（Overshoot）、振铃（Ringing）、边沿迟缓（阶梯电压波）。过冲是振铃的欠阻尼状态，边沿迟缓是振铃的过阻尼状态。下图为信号反射的三种表现形式。
过冲一方面会造成强烈的电磁干扰，另一方面会损伤后面电路的输入级，甚至失效。而振铃会带来信号长时间不能稳定，边沿迟缓带来信号上升时间过长，二者都可能带来信号的时序问题，如时钟数据同步、建立与保持时间不满足等。
串扰 Crosstalk
由于导线之间间距过小，当有快速变化的电流流过导线时会产生交变的磁场，而使邻近的导线上感应出信号电压，称为串扰（Crosstalk）。 下图为信号串扰试验模型，以及受影响信号线上的串扰信号。
串扰一方面是EMC主要根源之一，另一方面，串扰干扰正常的信号流，有可能造成数据错误，是造成误码的主要原因之一。问题发生没有一定规律，时隐时现，诊断与定位往往花费大量时间与精力。
某单板经常发现工作一段时间后，网口工作异常，数据传输经常有误码。询问供应商，该现象一般和某芯片的信号受到干扰有关。检查 PCB 发现，在相邻层该信号和一条 100M信号相重叠，中间没有地平面分隔，由此引入干扰。
电源/地噪声
当信号状态快速改变时，在电源和地上会产生纹波电流。由于电源和地上的电感的存在，信号突变产生的尖峰电流将使电源和地上出现电压的波动。系统几十甚至上百个信号同时发生状态改变时，有可能造成系统的误动作。由于电源/地噪声的复杂性，有时单独作为电源完整性（Power Integrity）来研究。
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时序问题
系统中数据的提取通常是由时钟信号的上升沿或下降沿触发，按照一定的节拍进行，数据应该及时到达接收端并进入稳态。数据的超时延时和数据的信号畸变都会造成数据的读取错误。接收端信号由于出现严重的振铃现象，部分进入非稳定状态，会使数据不能被可靠地提取，造成误码问题。
历史参考文档：
为什么会有建立时间（Setup Time）和保持时间（Hold Time）？
信号完整性设计方法
严格控制关键信号的 PCB 走线长度
信号完整性问题主要是 PCB 走线过长造成的。如果在设计前期，我们能够找出关键信号，并对走线长度进行控制，就可以有效地抑制信号反射，保证信号质量。所以我们需要研究器件的数据手册，确定信号最快上升与下降时间，估算临界走线长度，对于时钟、高速数据流信号尤其要注意长度控制。
合理规划走线的拓扑结构
走线的拓扑结构是指一根走线的布线顺序及布线结构，如菊花链和星形分布等。同时，需要采用合适的匹配方式，如源端匹配、终端匹配等。我们需要了解电路的设计原理，驱动顺序与信号本身特点，采用合适的拓扑与匹配方式。
有效控制 PCB 特征阻抗
在多层线路板中，信号完整性性能良好的关键是使它的特性阻抗在整条线路中保持恒定。目标是使所有线路的特性阻抗满足一个规定值，通常在 25欧姆和 70 欧姆之间。所以在设计时，就需要对 PCB走线特征阻抗进行计算，确定合理的走线宽度与其它设计参数；在 PCB 加工时，表明阻抗要求；PCB加工后，需要采用仪器对特征阻抗进行验证。
设计仿真技术
在 PCB 设计过程中，采用软件进行仿真。在系统设计时，对模块布置进行仿真；在单板布局时，可以进行前仿真，确定器件布局；在走线时，进行后仿真，保证走线质量。通过仿真，事先可以预测到信号的设计质量，及时调整设计策略，预先预防，而不是事后补救。
其它可采用技术
在设计时，需要从电路设计、布局、布线、电源系统等方面进行考虑。如在电路设计时，合理选择驱动器件，尽量采用同步设计，避免异步设计，高速信号采用差分信号，为集成电路芯片添加去耦电容；布局时，注意数字与模拟信号分开，合理设计单板的叠层，器件按照速度合理布局；布线时，注意少打过孔，布线遵循 3W 原则；电源设计时，注意低阻抗连接，层叠遵循 20H 原则等。
3W原则
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