FPGA新手入门语言到底该学Verilog还是VHDL？关于零

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FPGA新手入门，语言到底该学Verilog还是VHDL？

关于零基础入门学习FPGA语法这块，可以参考北航夏老师写的verilog数字系统设计与教程
这两者有其共同的特点：
1.能形式化地抽象表示电路的行为和结构；2.支持逻辑设计中层次与范围地描述；
3.可借用高级语言地精巧结构来简化电路行为和结构；
4.具有电路仿真与验证机制以保证设计的正确性；
5支持电路描述由高层到低层的综合转换；6..硬件描述和实现工艺无关；
7.便于文档管理；易于理解和设计重用。

但是两者也各有特点：
Verilog HDL 推出已经有 20 年了，拥有广泛的设计群体，成熟的资源也比 VHDL 丰富。 Verilog 更大的一个优势是：它非常容易掌握，只要有 C 语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在 2 ～ 3 个月内掌握这种设计技术。而 VHDL 设计相对要难一点，这个是因为 VHDL 不是很直观，需要有 Ada 编程基础，一般认为至少要半年以上的专业培训才能掌握。目前版本的 Verilog HDL 和 VHDL 在行为级抽象建模的覆盖面范围方面有所不同。一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些，而在门级开关电路描述方面要强的多。近 10 年来， EDA 界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休，目前在美国，高层次数字系统设计领域中，应用 Verilog 和 VHDL 的比率是0%和20%；日本和台湾和美国差不多；而在欧洲 VHDL 发展的比较好。在中国很多集成电路设计公司都采用 Verilog ，但 VHDL 也有一定的市场。