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DDR5简介
DDR总线经过演进，如今已经发展到DDR5，下图是DDR总线的演进路线：
图：DDR技术演进
无论是从移动计算、PC、服务器到图形计算等领域，总线从早期的低速简单时序特性，到DFE等技术在DDR5中被应用，内存总线在逐步引入SerDes技术，并逐渐逼近通道传输极限。随着DDR5规范的正式发布，步入2021年，DDR5已开始被服务器CPU和存储器厂商所采用，其具备更高的数据速率、更低的能耗和更高的密度。
DDR5具备如下几个特点：
· 更高的数据速率 ·
DDR5最大数据速率为 6400MT/s（百万次/秒），而 DDR4 为 3200MT/s，DDR5 的有效带宽约为 DDR4 的 2 倍。
· 更低的能耗 ·
DDR5的工作电压为1.1V，低于DDR4的1.2V，能降低单位频宽的功耗达20％以上
· 更高的密度 ·
DDR5将突发长度增加到BL16，约为DDR4的两倍，提高了命令/地址和数据总线效率。相同的读取或写入事务现在提供数据总线上两倍的数据，同时限制同一存储库内输入输出/阵列计时约束的风险。
此外，DDR5使存储组数量翻倍，这是通过在任意给定时间打开更多页面来提高整体系统效率的关键因素。所有这些因素都意味着更快、更高效的内存以满足下一代计算的需求。
应对DDR5测试的挑战
如前文所属，DDR5具备诸多的优势，也极大增加了测试的难度及复杂度。作为测试行业的领导者，是德科技一直以来积极推动JEDEC DDR5规范测试方案的开发，与行业内的头部伙伴共同推动规范的演进和实施，从DDR总线仿真、测试夹具的定义和开发、Rx测试及Tx测试苛刻的抖动质量要求、再到协议测试方法的开发。是德科技也是唯一一家提供完整DDR5的Tx/Rx物理层到协议测试的方案提供商，如下所示：
图：是德科技DDR5方案
针对DDR生态链中的不同产品形态，是德科技都提供完整的解决方案，如下图，包括发射端测试、接收端测试、协议测试等等，我们在下文会分别予以介绍。
图：是德科技完整的DDR产品形态解决方案
1
DDR5发送端测试
随着信号速率的提升，SerDes技术开始在DDR5中采用，如会采用DFE均衡器改善接收误码率，另外DDR总线在发展过程中引入训练机制，不再是简单的要求信号间的绝对建立保持时间，在DDR4的时代开始使用眼图的概念，在DDR5时代，引入抖动成分概念，从成因上区分解Rj，Dj等，对芯片或系统设计提供更具体的依据；在抖动的参数分析上，也增加了一些新的抖动定义参数，并有严苛的测量指标。
针对这些要求，是德科技提供了完整的解决方案。基于是德科技10bit ADC的UXR示波器，配合D9050DDRC软件，及高阻RC探头MX0023A，及Interposer，可以实现对DDR信号的精确表征。
图：基于UXR的DDR5发送端测试图
2
DDR5 接收端测试
随着DDR5信号目标速率持续提升，链路的ISI和串扰问题愈发明显，在DDR芯片颗粒端信号可能已经闭合，为了保证误码率，在DDR5芯片中引入了VGA+DFE的结构，使得均衡后内部眼图重新展开。所以传统的只在DDR memory端测试眼图的方法在DDR5时代并不是一个合理的方法，是德科技针对这种情况，推动了DDR5新的测试方法，即Rx测试。
下图为基于UXR示波器及M8020A误码仪的接收端校准和测试组网：
是德科技和协会及相关公司共同定义了测试夹具，如CTC2测试基板夹具，Device芯片测试夹具卡。接收端测试包括如下测试内容：DQS Voltage Sensitivity，DQ Voltage Sensitivity，DQS Jitter Sensitivity，DQ Stressed Eye，CA Voltage Sensitivity，CA Stressed Eye，DQS2DQ，DFE Characterization等。
3
DDR5测试总结
是德科技为DDR行业提供了最完整的解决方案，如下图：
图：是德科技DDR完整解决方案
是德科技DDR系列测试解决方案总结如下：
基于ADS系列软件的DDR设计仿真开发方案；
基于UXR高性能示波器的发射端信号参数测试调试；
基于UXR高性能示波器及M8020A误码仪的接收端测试；
基于U4164A逻辑分析仪的协议和系统及调试分析。
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