现在芯片制造商正在积极研发基于10nm和/或7nm 的FinFETs技术，FinFETs被称之为“下一代半导体制造技术”。但他们不清楚FinFETs技术能走多远，也不清楚这个用于高端器件的10nm和7nm工艺节点会走多远，以及FinFETs后面还会发生什么？ 这个行业在走到5nm、3nm或更小尺寸时会面临许多不确定性和众多挑战。即使在今天，由于每个节点所带来的成本和复杂性逐步升级，传统芯片的缩放速度已经开始放缓。这种现象带来的后果是，能够负担得起这种基于先进节点的芯片设计的客户越来越少。
01 5nm时代晶体管结构面临大洗牌
按照英特尔的预计，FinFETs会一直发展到5nm（一个全缩放的5nm工艺与代工厂的3nm工艺大致相当），不管这个工艺节点如何混淆，当FinFETs的鳍宽度达到5nm时就会遭遇重大阻力。所以当发展到5nm或再细的节点时，芯片制造商需要一个新的解决方案。传统的芯片缩放也会变缓甚至完全停滞下来。
一段时间以来，芯片制造商一直在探索5nm或更小尺寸时的各种晶体管结构。到目前为止，只有三星给出了详细方案。在今年5月发布的技术路线图里，三星公布了4nm的纳米片场效应晶体管（nanosheet FET），方案预计在2020年实现。
其他制造商虽然没有公开自己的方案，但也倾向于相似的结构。例如纳米片FETs（nanosheet FETs）和另一种变体：纳米线FETs（nanowire FETs），这些方案采用的大都是环栅结构，其他变种还包括六边行FETs（hexagonal FETs），纳米环（nano-ring FETs）和nano平板（nanoslab FETs）场效应管等等。
图1、各种卧式环栅结构（来源：高通，新思科技，应用材料）
现在看来，环栅技术可能是FinFETs以后最实用的技术。这是一个从FinFETs进化而来的工艺，共享了许多相同的工艺步骤和设备。一个横向环栅工艺基本上就是一个在其一侧有缠绕的栅极的FinFET，微小的线状物或薄板作为沟道。
还有其他的晶体管结构，一些制造商甚至寻求先进的包装方式来做缩放，供应商正在选择和寻找各自的技术优势和成本优势。“FinFETs可以缩放至一到两代，”英特尔工艺架构集成部主任和高级研究员Mark Bohr说。“哪一个才是最好的方式：环栅、III-V族材料或沟道场效应晶体管？如果我们有了选择，我们就可以继续缩放FinFETs，但问题是还有没有更好的方案？”
这里的III-V族材料指的是在沟道里填充III-V族材料的FinFETs， 这样做的好处是可以提高器件的迁移能力。而沟道型场晶体管（TFET）是一个在低电压下工作、有着很陡的亚阈值斜率的器件。
现在环栅技术正在加速发展，并取得越来越多的共识。Bohr认为，“虽然现在预测它一定会成功还早了点儿，但已有足够的方案可以保证环栅技术能延续好几代。”
分析人士认为，在可预见的10nm、7nm工艺下FinFETs技术将可以持续下去，“它提供我们一个更高性能、更低功耗和成本的最好组合，”IBS的首席执行官Handel Jones这样说。
如果下一代晶体管在5nm或3nm的工艺节点投产，它的成本将是昂贵的，只能被限制在一些特殊应用。“它采用环栅技术，环栅的优点可以带来高性能，”Jones说。但价格是昂贵的！例如，设计一个主流芯片，5nm工艺将花费4亿7600万美元，相比较7nm花费3亿4920万美元，28nm花费6290万美元（IBS数据）。
▲ 图2、IC设计成本比较（来源：IBS）
——为了帮助客户获得成功的曲线，在图中SEMICONDUCTOR ENGINEERING给出了未来工艺的展望并标出了工艺的难点。
02 三个主要路径
我们至少有三个主要路径可供选择：继续蛮力缩放；在成熟的节点上发展；采用先进封装技术。
只有那些不愁资金的“土豪”愿意继续沿着传统的缩放路径10nm、7nm地走下去。从目前看，在FinFETs后的环栅方案是一个领先的竞争者。长期来看，也许还有其他的选择：III-V族FinFETs，互补型FETs（CFETs），TFETs和垂直纳米线（垂直堆叠线）。
互补型FETs是一个更复杂的环栅技术，nFET和pFET线互相堆积在彼此顶部。现行方案是只堆叠一种类型的硅线，不论它是nFET或者pFET。
CFETs，TFETs和垂直纳米线都是更加革命性的技术，预计不会在短期内取得突破。
▲ 图3、下一代晶体管结构（来源：IMEC /国际空间站）
在高端如何玩儿呢？ Globalfoundries 首席技术官Gary Patton说：“7nm将会是一个长期的节点。FinFETs 有很多管腿，还有很多空间来扩展FinFETs。”
在FinFET后的这几个选项里，GlobalFoundries正在研发纳米片，纳米线和垂直纳米线。
用一个新技术取代另一项技术，其时间点主要取决于技术和成本两个因素。“你想研发一个可以用于生产的工艺并提供有价值的建议，”Patton说，“这可不是一件简单的事，有大量的数据和审批程序要走。”
事实上，一个确定的工艺可能会研发上十年。当这个最好的工艺（基于一套标准）在市场上出现的时候，意味着其他厂家的被淘汰。
可以肯定的一点是，并不是所有的商家都需求FinFETs和纳米线，他们会停留在22nm平面工艺或在其以上。一方面是许多公司承受不起，另一方面是模拟、射频一类的器件也不需要FinFETs。
“10nm、7nm，5nm看起来更有吸引力，” 联华电子副总裁Walter Ng说， “但是有多少人能真正用得起它，并能证明自己的设计和制造费用是合理的？推动前沿科技的需求确实只来自特定少数人群。”
即使在22nm及以上节点也面临诸多挑战。“每个人都需要看他们如何竞争，看谁能笑到最后，”Ng说，“大家都试图寻找一种方法来分解和挤压成本。”
这就是为什么许多人选择了先进封装。芯片都需要封装，客户可以使用传统封装，如倒装芯片BGA。先进封装拓展了这个理念，在一块封装里集成多个芯片以建立一个高性能的系统。2.5D/3D封装和扇出技术就是这种方法的例子。
所以，在市场上最终的赢家是谁？“没有一个答案，”Coventor的首席技术官David Fried说， “人们正在寻找的是一个能驱动物理解决方案的应用。”
Fried指出，没有一刀切的解决办法。例如，FinFETs对高端微处理器是很有意义的，“但对于物联网设备，方向可能是错的。没有一个应用能驱动整个市场，人们必须停止寻找一个万能的答案。很多不同的事情可以赢在相同的时间，但那一定是针对不同的应用。”
Fried说：“我怀疑，7nm看起来相当的进化，它将是FinFET。如果我们看FinFET后面的演变，它很可能在5nm时发生。但要记住，一个横向的环栅纳米线器件就是一个FinFET外加两道蚀刻而已。从FinFET到环栅纳米线是一个了不起的进化。我希望可以看到5nm。再远我们没有太多的把握。”
03 晶体管的趋势和工艺
今天的FinFETs算是较前沿的晶体管结构。在FinFETs里，电流的控制是通过控制三条鳍边上的栅极实现的。
这里有一个关键参数栅间距。英特尔的10nm FinFETs的栅间距为54nm， 14nm的栅间距是70nm。（英特尔的10nm等效于代工厂的7纳米工艺。）
当栅间距达到40nm时需要做一个重要决策。基于IMEC的模拟结果，FinFETs到42nm栅间距就开始临界了。“纳米线可以做到更小的栅间距，且保持很好的静电控制，”IMEC技术副总裁An Steegen说。根据IMEC的数据，纳米线FET在36nm栅间距时已显示出一个良好的静电控制性能。IMEC还设计了一种直径为9nm的纳米线。
▲ 图4、Imec的纳米线（来源：IMEC）
一般来说，环栅的性能大大高于FinFETs，但也有一些挑战，例如驱动电流和寄生电容。调和此问题是添加一个新的层称为中线（MOL）。MOL利用一系列的接触结构连接单独的晶体管和互连，MOL的寄生电容不确定，它增加了器件的外部电阻，包括结的接触点，那里有低电阻的肖特基势垒和硅化物。
另一个版本是横向的纳米线FET，就像你取来一个FinFET并把它切成小块，每一块成为一个微小的水平纳米线，作为源和漏之间的沟道。
纳米片或纳米平板FETs是其他常见的变体。这两种技术类似于一个横向的纳米线FET，但线很宽也很厚。
每个版本都有折衷，“（纳米片FET）没有革命性的进化是因为他们听起来只像是平躺在一侧的FinFETs，”英特尔的Bohr说。现在还不确定它的价值是不是能和纳米线相当。
纳米线FET栅极围绕整个硅线，可以提供更多的控制栅。“这个改进的栅极控制，可使我们能够继续缩放栅极长度，”Applied Materials的晶体管互联高级主任Mike Chudzik说。
如上所述，一个FinFET被切成片，因此器件的表面层区域减少了。“你失去了硅的地产，”Chudzik说。“但你在关断电流上受益，且整体的驱动电流变小。”
这说明了为什么纳米片FET有实际意义。“纳米片拉长了这些硅线，”他解释道。“这样可以增加驱动电流。此外，还可以增加一些技巧如线状或片状的，有助于减少电容。”
另一个版本是纳米环FET，也有类似的优点。“纳米环的想法是把这些纳米片挤压在一起，”他说。“这样可以有效减小电容。”
首个环栅器件有三条硅线。随着时间的推移，芯片制造商将更多的线堆叠在彼此的顶部，以提供更多的性能。“我们当然不希望在最后一个节点上引进新器件架构，可能的方案是考虑将更多的纳米板堆叠在彼此的顶部，”Chudzik说，“但是你不可能无限地堆积沟道，因为有很多寄生电容和电阻的问题，正如你在做高的FinFETs时那样。”
作为一个信号，GlobalFoundries，IBM和三星最近发表了一篇关于5nm和3nm的纳米片FET的文章。该技术显示可以用一个比FinFETs还小的图形获得更好的性能。
▲ 图5、截面示意图（a）FinFET，（b）纳米线，（c）纳米片（来源：IBM）
该技术在某些层使用了极紫外线（EUV）光刻，三家公司的纳米片FET具有三个硅片或硅线。它有一个12nm的栅极长度、44nm / 48nm的多晶硅接触条和5nm的硅沟道。文章给出了nFET的亚阈值斜率是75mV /decade，pFET是85mV /decade。
在实验室中，研究人员堆叠了三层5nm厚度的纳米片，之间的间距是10nm。他们演示了利用单堆叠的纳米片结构设计的反相器和SRAM版图，纳米片的宽度从15nm到45nm不等。“它具有优越的静电和动态性能，相比采用多阈值和隔离方案的FinFETs技术，”这些优点使堆叠纳米片器件成为一个有吸引力的FinFETs替代方案，能够缩小到5nm节点，而不需要太复杂的图形策略。
▲ 图6、叠片工艺顺序和TEM（来源：IBM、三星、GlobalFoundries）
一般来说，环栅的工艺步骤和FinFET相似，只有一些例外。制造一个环栅是具有挑战性的，例如图形、缺陷控制和一致性等等。
环栅工艺的第一步和FinFETs是有区别的。环栅的目标是利用外延反应器制作一个超晶格结构，超晶格是由锗硅（SiGe）交替层和硅组成。理想的情况是，一个堆栈包括三层锗硅和三层硅。
然后像FinFETs一样，形成浅沟槽隔离结构。“它是制作具有超突变结（锗硅和硅之间的结）的超晶格的关键，”Applied Material的Chudzik说。
下一步也很重要。环栅的栅不仅要围绕着沟道，它还要环绕某些接触面，这增加了混合电容。“所以要形成一个所谓的隔离区，来隔离高k区域和源漏区。“这可以用一种ALD膜来做到，”Chudzik说。
然后利用置换工艺，SiGe层被从超晶格结构中去除，只留下了带有空间隔离的硅层。这些硅层就形成了纳米线的基础。
最后随着高k金属栅材料的沉积，从而形成一个栅。实际上，栅围绕着每一个纳米线。
04 掩模板/光刻的挑战
制造过程中有一系列的光刻步骤。在16nm、14nm、10nm / 7nm节点，芯片制造商使用的是193nm沉浸式光刻设备和多图形光刻。
在7nm和5nm，业界希望引入EUV。EUV利用光源把等离子体转换成13.5nm波长的光，可在一个芯片上实现更细微的特征尺寸。
芯片制造商希望将EUV应用在最难的工序，例如metal1和vias（通孔），其他步骤还是使用传统的光刻技术。
与三图形光刻相比，EUV可以为每层金属线带来9%的成本减少，以及28％的通孔成本减少（ASML数据）。“EUV省去了许多工艺，” ASML的产品营销总监Michael Lercel说，“如果与浸没式光刻的成本相比，还要加上其它工艺步骤，如清洁和计量，我们认为EUV的成本大大小于三图形光刻或四图形光刻、以及更多的图形光刻。”
EUV现在还没有被用于生产线，ASML正在准备一个新的EUV扫描仪，型号是NXE：3400B。该设备起初是携带了140瓦的光源，芯片吞吐量为每小时100片晶圆（wph）。
如果EUV正式投入生产，芯片制造商需要的是250瓦的光源，使芯片吞吐量达到125 wph。ASML开发了一个250瓦的光源，预计将于明年初发货。
EUV抗蚀剂（EUV resists）是另一块绊脚石。为了达到所需的EUV吞吐量，业界希望EUV的抗蚀剂剂量做到20mj /厘米²。“好的成像技术似乎更倾向于30～40mj /厘米²，”Lam Research的技术总监Richard Wise说，“这个剂量并不是我们喜欢做的。”
一个30mj /厘米²的剂量，例如，一个250瓦的光源EUV扫描仪可达到90 wph，低于预期的125wph的目标。
为了所需的剂量研发抗蚀剂是非常具有挑战性的。“由于EUV的随机影响，低剂量面临很多基本物理的挑战，”Wise说。
这涉及到一个叫做光子散粒噪声。光子是光的基本粒子，在图形扫描时，光子数的变化可能影响到EUV抗蚀剂，导致不必要的线边缘粗糙现象（LER），它被定义为一个特征尺寸用来表示与理想形状的偏差特征。
在产业与抗蚀剂奋力角斗的同时，光罩制造商已经开始开发EUV掩模了。今天的光掩模是由玻璃衬底上的铬不透明层组成。与此相反，EUV掩模是一种反射技术，它是由在基板上交替的硅和钼层所组成。
“为了避免三图形光刻我们需要EUV，” D2S的首席执行官Aki Fujimura说，“这意味着EUV掩模比ARF掩模有更多的特征尺寸选择，而这些特征尺寸会更小。由于EUV能精准的反映在硅片上的掩模畸变，EUV掩模需要印制更多的小图形且会更精确。”
制造EUV掩模，掩模制造商将需要一些新的设备。例如，他们希望有更快的电子束掩模写入器。由于掩模的功能变得越来越复杂，今天的单束电子束设备需要更长的图形处理时间来写一个掩模。我们现在使用的电子束是基于可变形波束（VSB）技术。
解决的办法是多波束掩模写入器。今天，IMS正在投放市场光学和EUV掩模的多波束掩模写入器，而NuFlare也开发了多波束的设备。
多波束将有助于提高掩模产量，减小周转时间和成本。“使用VSB写入的大部分掩模都很不错，”Fujimura说，“但还有少数需要多波束写入才能使时间变的相对合理。”
“在大多数情况下，EUV到了5nm时代某些层对多波束写入的需求会高一些。例如，如果一个掩模层中含有大量的非正交、非45度图形，就需要多波束写入。193i 对掩模层上小的扰动是看不到的，所以“曼哈顿”模式针对这些图形在大的步进面积时可以工作得很好。”他说，“EUV能看到的更多，这将极大地提高成品率，而VSB写入则不太可能。但这些都是一些用于特定芯片的很特殊的掩模。对大多数掩模层而言，即使掩模的主要特征尺寸的数量会随因子激增，需要聚焦原型的聚焦数目和SRAFs数量将大幅减少。一个有足够精度的先进VSB写入器会适合大多数的EUV掩模。”
05 检验/计量的挑战
在5nm或以下工艺节点时，检验和计量越来越关键。 “垂直架构的发展趋势为检验隐藏的缺陷和复杂的剖面带来了挑战，”KLA－Tencor的客户高级总监Neeraj Khanna说，“EUV正在这些节点上经历高量产应用，将推动一个新的随机和系统缺陷的分析机制。随机分析也会带来一个高采样的需求。”
这所有一切都意味着什么呢？“我们希望这些新的结构将驱动新的计量和检验标准需求，”Khanna说，“因此，该行业必须不断地创新和拓展其核心技术。”
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