高速连接器背钻与叠层设计研究

在高速连接器的应用中，为避免过孔尾桩带来的信号完整性问题而采用背钻的设计非常常见，但连接器的引脚长度往往限制了背钻的深度。如何在设计中既能保证信号完整性，又能合理地利用叠层降低成本，是实际设计中需要考虑的重要问题。文章以实际叠层为例予以研究，借助仿真工具HFSS给出了可量化的设计规则。

目前，在高速连接器的PCB的研究与设计中，为避免过孔尾桩带来的信号完整性问题而采用背钻的设计非常常见，但连接器的引脚长度往往限制了背钻的深度，为了保证连接器的引脚能正常连接，过孔的长度至少要满足最小保留深度的要求，它会直接影响到信号层设计和实际的尾桩长度。如何在设计中保证信号完整性的基础上又能合理地利用叠层降低成本，是实际设计中需要考虑的重要问题。本文针对这一问题，以一个实际叠层为例予以研究，借助仿真工具HFSS给出了可量化的设计规则，这种研究具有理论意义和实际价值。

随着高带宽、大容量客户需求的日益激增，串行接口的速率也在不断上升，发展到现在已经达到了10Gbps、25Gbps甚至更高的速率。在机架式产品应用中，高速连接器是跨板级的信号连接所必不可少的中介物质，它的好处是给产品形式带来了更多样化的选择，也可以设计出更加复杂的产品架构。但由于在整个通道中引入了连接器这个阻抗不连续的环节，随之而来的信号完整性问题也就成了PCB设计者们在设计之初需要关注的一个重要部分。

随着数字系统处理速度的越来越快，连接器的PCB设计也开始变得越来越困难。从信号完整性的角度考虑，如何减小高速连接器对串行信号的影响，是PCB设计的一个关键点。常见的高速连接器为压接引脚，在安装后引脚处的剖面示意图如图1所示：

图1　压接孔

对于这样一个压接孔来说，同样会存在普通过孔所遇到的问题，那就是过孔本身所带来的寄生电容和寄生电感。过孔的寄生电容会减缓信号的边沿变化率，减慢传播速度，而过孔的寄生电感则会给系统叠加上串联电感，从而降低电源旁路电容的有效性。寄生电容和寄生电感可以用下式计算：

高速连接器压接孔的孔径受限于连接器的器件本身，所以在孔径和焊盘尺寸上没有太多的可设计之处。最为常规的连接器过孔的PCB设计，除了增加过孔的反焊盘设计以外，最重要的就是对过孔做背钻设计。图1中的SIG为高速串行接口的走线层。可以看出，高速连接器的引脚过孔在SIG层以下的无用部分就会形成尾桩效应，这部分过孔尾桩会对信号的损耗产生影响。所以在通常的设计中，我们会在制板过程中对这类过孔做背钻，以最大程度上减小尾桩对高速信号带来的影响。

从信号完整性角度考虑，高速连接器通常都设计为压接脚，为了保证压接引脚跟PCB的通孔可以有一个良好的接触，通常连接器厂家都会提供一个最小保留深度的要求，即图2中的尺寸h。

图2　最小保留深度

常用的高速连接器，最小保留深度的尺寸要求基本都是在1.0～1.1mm之间。大多数情况下，高速串行接口在安排走线层面时，会尽量优选靠下的信号层面：一则可以保证最小保留深度达到要求；二则可以尽量减小这个压接孔的尾桩长度。但是，在高密度和高带宽的产品发展趋势下，势必会出现高速串行接口需要占用多个信号层的情况。如果在叠层设计中，一味地追求这些信号层安排在靠下的层面，也就意味着要浪费掉很多靠上的信号层，这对于多层板的叠层设计来说，是非常不利于成本核算的，并且过多的层面也会增加印制板的制作难度。而若将高速接口安排在靠上的层面，则会出现连接器的最小保留深度与过孔尾桩长度二者无法同时满足的问题，如果满足了尾桩长度，则最小保留深度无法满足，实际的信号会出现断路的风险；如果满足了最小保留深度，该压接孔的尾桩就无法设计到最小，对信号质量又会产生影响。

所以在实际的产品开发中，我们就需要借助仿真工具明确具体的层面设计规则，从而达到信号质量与成本的双赢。

以一个18层3mm的PCB为例，叠层如图3，其中L3、L5、L7、L12、L14和L16为内层信号层：

图3　18层叠层

从图3的叠层可以推测出，若高速接口走线安排在L3、L5和L7，则都有可能会落在高速连接器的最小保留深度1.0mm范围内。按照压接孔最小保留深度1.0mm计算，这三个走线层所对应的实际尾桩长度将会达到7.41mil、19.95mil和29.97mil。为了建模方便，将这三个尾桩长度取整，分别按照10mil、20mil和30mil来建模，利用HFSS软件搭建的3D模型如图4，图中差分过孔的孔径为0.36mm，焊盘大小为0.66mm，过孔中心距为1.2mm，差分过孔的反焊盘设计为55×110mil的矩形。

图4　3D模型

对应三种尾桩长度建了三种3D模型，三种模型的尾桩长度分别为10mil、20mil和30mil，分别对应三种模型仿真对比了它们的阻抗曲线以及插损和回损曲线。

三种模型仿真得到的TDR阻抗曲线如图5、图6、图7所示，这三张图片可以很直观地看出在差分过孔位置的差分阻抗有很大的波动：

图5　10mi尾桩长度的TDR阻抗

图6　20mil尾桩长度的TDR阻抗

图7　30mil尾桩长度的TDR阻抗

从图7的阻抗曲线看，尾桩长度为30mil时，差分阻抗因过孔尾桩引起的阻抗不匹配最为明显，而20mil与10mil的尾桩长度差异就极小了，尾桩越长阻抗不匹配引起的反射越明显，这也与前面的理论分析比较吻合。但是总的来看，差分阻抗单纯因尾桩长短而引起的差异相比还是比较小的，尾桩带来的阻抗偏差在±1Ω之间，属于可以接受的范围。

三种模型的插损和回损曲线图如图8、图9、图10所示：

图8　10mil尾桩长度的S11和S21

图9　20mil尾桩长度的S11和S21

图10　30mil尾桩长度的S11和S21

从三幅曲线图看，10mil尾桩长度下的仿真结果最好，30mil尾桩最差。但是在20HzG以内，三者的插损和回损差异都不算太大，并且插损值都比较接近0dB。因此通过以上仿真分析，可以针对该例叠层得出如下结论：

（1）在20GHz以内，虽然尾桩控制在10mil对信号完整性最优，但单从连接器过孔的尾桩上看，尾桩长度加大到30mil对信号的影响还是属于可以接受的范围，也就是说可以将高速接口安排在L3、L5、L7层走线；

（2）20GHz以上的应用场合，尾桩长度30mil就不可接受了。即高速接口不宜设计在L3层，是否可以设计在L5层还需要看具体的接口速率，L7层由于尾桩长度可以满足要求，因此是可以设计高速走线的。

以上结论的前提是过孔设计和反焊盘设计与仿真模型一致，若实际设计中连接器的封装尺寸和具体的叠层有所变化，则还需要借助HFSS进行模型修改和确认，仿真方式与该例类似。

对于高速连接器的背钻设计，本文通过这个仿真实例说明了通过仿真对比可以得出一个明确可量化的设计规则。在实际的PCB设计中，不同的信号速率对应的尾桩长度容许值是不同的。借助仿真工具可以在叠层设计之初和信号层面安排时就预先考虑到背钻与连接器最小保留深度的设计问题，在容许范围内尽可能多地节省信号层面，才是成本与信号质量权衡的最佳结果。

励知科技提供高速连接器产品PCB设计与仿真服务