前面讲过静电放电的损害，也讲过几种常用ESD的模型，其中HBM，MM模型用的最为广泛，其中对于HBM，低端产品一般要求达到2000V的既可满足应用的需求，高端产品则往往要求4000V以上，甚至8000V，而MM模型对低端产品要去达到100~200V,高端产品则要求达到400V以上。
对IC产品实现ESD防护的手段有很多种，TVS是一种经常用到的配合用器件，一般将TVS并联在需要防护的器件两端，帮助其抵抗大电流过冲，IC在电路设计上有时候也用非常简单的二极管作为ESD防护器件，但二极管很难做到高要求的产品，于是就有了我们的ESD保护神器--GGNMOS。
GGNMOS，就是Gate-Grounded NMOS的简写。要理解GGNMOS对ESD的保护作用，我们需要先了解GGNMOS的结构和其在TLP下的I-V特性曲线。
GGNMOS的结构介绍：GGNMOS的结构件图2，图2（a）是其平面结构，图2（b）是其截面结构，我们可以看到GGNMOS的结构与普通NMOS结构的区别有：Drain到Gate之间拉开了一定的距离，成为DCG(就是Drain Contact to Gate的距离），Source到Gate之间一般也要有一定的尺寸控制，称为SCG(即：Source Contact到Gate的距离）；另一个要控制的尺寸是SAB（Salicide Block）的尺寸；以及Source到Bulk的距离BS.
在优化了以上DCG,SCG,SAB,BS的尺寸之后，设定Gate，Source，Bulk均接地，只在Drain端扫描电压，在传输线脉冲（TLP)机台测试下得到GGNMOS晶体管的I-V曲线，这条典型的I-V曲线可以分为4个区域，1区和2区普通NMOS管类似，是线性区和饱和区，其特性可以用标准NMOS的特性区描述，3区为雪崩击穿区，4区为骤回区，这2个区不能用标准NMOS输出特性曲线来描述。正常工作条件下，栅接地的晶体管是不开启的，但是在ESD大电流作用下，GGNMOS会开启，并且泄放ESD大电流，此时的GGNMOS就是工作在3区和4区，下面我们详细描述一下在大电流下的GGNMOS泄放电流机理。
一般GGNMOS要并联要保护的器件两端，当I/O有大电压时，Drian/bulk电压超过其击穿电压，发生雪崩击穿，雪崩击穿的结果类似于HCI时的情况，空穴会向衬底流去，导致N /Psub/N 这个横向晶体管的Base区电位逐渐高于N Source，当雪崩击穿达到摸一个触发点时，此时的电压下（Vt1），寄生横向NPN开启，增加了Drain电流值，Dain端不需要继续增加电压就可以维持大的电流，Drian端电压出现第一个拐点，直到Vh，继续增大电流时，器件发生二次击穿，Drain端电压也随之增大，知道Vt2，这个区域决定了器件的ESD能力，因此Vt2要设计的比Vt1高，因为大电流不可能用单一个NMOS来实现，一定需要一定的面积，因此一般都是多指状分布结构，而不同区域的触发电压会因为工艺波动而有一定的差别，如果Vt1过高，那么比如设计了30指，却只开启了10指，那么ESD能力只能是这10指的效果，剩下的20指没有开启，电流不走这20指，也就是没有做到设计能力（图3-2），因此，如果保证Vt2足够大，那么在一部分器件达到Vt1开始时，虽然还有一些没有开启，但是继续增大电压，剩余的器件也会开启，知道Vt2时，所有打开的器件起到电流释放作用；当电流超过It2的时候，电流超过了GGNMOS阵列电流的最大承受能力，器件发生永久性击穿。
图3-2 非均匀导通下的GGNMOS
从前面分析也基本指出了GGNMOS器件作为ESD防护时的问题，就是多指结构寄生BJT开启的非均匀性问题，如何改善其均匀导通的性能就是我们要去研究的重点，目标就是降低trigger电压（Vt1），常用的做法有2种，一种是利用SAG在I/O的Drain上形成一个高阻的Non-silicide区域，使得Drain极方块电阻增大，从而提高ESD泄放的均匀性，否则如果没有这个Non-silicide区域，Drain端电压会全部降在LDD和Drian端，使器件更容易发生击穿，从而导致多指状结构器件击穿均匀性降低，增加这个SAB区域，可以很容易将ESD的HBM从1KV提高盗4KV。
另一种方法是在Drian端N 下面注一个P-ESD（inner pickup implant），类似下图的接触孔下的P 注入效果，从而提高了Drain下面Psub的浓度，使得Drain到Psub击穿电压降低，即使雪崩击穿提前，也就是降低了trigger电压Vt1；
还有一些其他方法，并不是GGNMOS的应用，这里先不介绍，今天的主要目的就达到了，通过改善GGNMOS多指型结构不同指之间寄生BJT的trigger电压的均匀性，从而保证在第一个器件发生最终击穿前全部开启，实现所画的所有指对应的BJT开启，实现电流泄放目的。
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