mentor's atpg 时钟框架图（共四张，包含SA/TRANS模式）

图1: 包含top和block的design的时钟框架图
图2: stuck at faults时的时钟路径
图3: transition faults时的时钟路径
图4: 一个normal occ的基本时序框架
背景： 曾有留言提到是否能解析一下atpg相关的sdc，但是sdc很简单，不如给几张框架图。

Q：从STA角度考虑,时钟架构是否有优化空间呢??？

Leo Stargazer