观点来源：比利时微电子中心（IMEC）CMOS技术高级副总裁SRI SAMAVEDAM
增长将继续
在过去的几十年里，全球半导体行业的增长主要是由台式机、笔记本电脑和无线通信产品等尖端电子设备的需求及基于云计算的兴起所推动。随着高性能计算市场领域新的应用驱动，将继续增长。
驱动增长原因
首先，数据量不断呈指数级增长，5G网络的推广将加速这一趋势。我们需要越来越多的服务器来处理和存储这些数据。根据Yole2020年报告，作为服务器核心的高端中央处理单元（CPU）和图形处理单元（GPU）的年复合增长率预计将达到29%，将支持一系列数据中心应用，如超级计算和高性能计算即服务。受惠于云游戏和人工智能等新兴应用，预计GPU的增长速度会更快。近期远程工作和教育也将在互联网流量上留下印记。如在2020年3月，互联网流量增加了近50%，法兰克福的商业互联网数据交换创造了新的世界纪录，数据吞吐量超过每秒9.1Terabits。
第二个主要驱动力是移动系统芯片（SoC）--我们智能手机中的芯片。该市场领域的增长速度并不快，但在尺寸受限时对这些SoC中更多功能的需求将推动进一步的技术创新。
除了传统的逻辑互联、存储器和3D互连的维度微缩外，这些新兴应用将需要利用跨领域创新。需要在器件、区块和SoC层面上进行新模块、新材料和架构变革，以实现系统层面的效益。下面，将这些创新归纳为五大半导体技术趋势。
趋势一：摩尔定律将在未来8到10年内持续...
在未来八到十年内，CMOS晶体管密度微缩大致将继续遵循摩尔定律。这主要得益于极紫外光（EUV）光刻技术的进步，以及新型器件架构的引入，从而使逻辑标准单元的微缩成为可能。
EUV在7nm技术节点引入，一次曝光步骤即可实现对一些最关键芯片结构的图案化。在5nm技术节点之后（即当关键的线后端（BEOL）金属间距低于28-30nm时），多图案EUV光刻技术变得不可避免，大大增加了晶圆成本。最终，我们预计高数值孔径(highNA)EUV光刻技术将可用于业界1nm节点最关键层的图案化。这种技术将把其中一些层的多重图案化变为单一图案化，缓解成本、良率和周期时间（图1）。
例如，IMEC通过调查随机缺陷，为推进EUV光刻技术做出了贡献。随机印刷缺陷是指随机、非重复、孤立的缺陷，如微桥、局部断线和缺失或合并的触点。改进随机缺陷就可以使用较低剂量曝光，从而提高产量和成本。我们试图理解、检测和减轻随机性故障，最近可以报告随机性缺陷的数量级改进。
为了加速引进高NA EUV，我们正在安装Attolab--允许在高NA工具可用之前测试一些高NA EUV的关键材料（如掩膜吸收层和抗蚀剂）。该实验室的光谱表征工具将使我们能够在阿托秒（attosecond）的时间范围内观察关键的EUV光子与抗蚀剂的反应，这对于理解和缓解随机缺陷的形成也很重要。当前，我们已经成功地完成了Attolab第一阶段的安装工作，预计在未来几个月内将进行高NA EUV曝光。
除了EUV光刻技术的进步，摩尔定律的延续离不开前端线路（FEOL）器件架构的创新（图2）。如今，FinFET器件是主流的晶体管架构，最先进的节点在一个6轨（6T）标准单元中拥有2个鳍片。然而，将FinFET缩减到5T标准单元会导致鳍片失去优势，每个器件在标准单元中只有1个鳍片，导致单位面积的器件性能急剧下降。垂直堆叠的纳米片器件被认为是下一代器件，是对器件基底面更有效的利用。另一个关键的微缩助推器是埋入式电源轨（BPR）。这些BPR埋在芯片的FEOL中而不是BEOL中，将释放出用于布线的互连资源。
将纳米片扩展到2纳米将受到n-to-p空间的限制。IMEC将forksheet架构设想为下一代器件。通过用介电墙定义n-to-p空间，轨道高度可以进一步扩展。另一个有助于提高布线效率的标准单元架构演进是针对金属线的垂直-水平-垂直(VHV)设计，而不是传统的HVH设计。最终的标准单元规模缩小到4T将通过互补FET（CFET）来实现，通过在p-FET上折叠n-FET或反之，在单元层面上充分利用第三维度。
趋势二：固定功率下逻辑器件性能提升变慢
通过上述创新，我们预计晶体管密度将沿着戈登-摩尔所规划的路径发展。但由于无法缩放电源电压，固定功率下的节点到节点的性能提升--被称为Dennard微缩--已经放缓。全球的研究人员都在寻找弥补这种放缓的方法，进一步提高芯片的性能。由于改善了电源分配，上述埋入式电源轨有望在系统级提供性能提升。此外，IMEC还着眼于在纳米片和forksheet器件中加入应力，以及改善中间线（MOL）的接触电阻。此外，由于n型器件和p型器件可以独立优化，因此顺序式CFET器件将为采用高迁移率材料提供灵活性。
沟道中的二维材料如二硫化钨(WS2)有望提高性能，因其可实现比Si或SiGe更积极的栅极长度缩放。一个很有前途的基于2D的器件架构涉及多个堆叠片，每个片子都被栅极堆所包围，并从侧面接触。仿真表明，这些器件在瞄准1nm节点或更小的缩放尺寸上可以超越纳米片。IMEC已在300mm晶圆上演示了具有双层WS2的双栅极晶体管，栅极长度低至17nm。为了进一步提高这些器件的驱动电流，我们非常注重提高沟道生长质量，在这些新型材料中加入掺杂物并提高接触电阻。我们试图通过将物理特性（如生长质量）与电气特性相关联，加快这些器件的学习周期。
除了FEOL，BEOL中的布线拥塞和RC延迟也成为性能提升的重要瓶颈（图3）。为了提高通过电阻，我们正在研究使用Ru或Mo的混合金属化。我们期望半镶嵌（damascene）金属化模块能够同时改善最紧间距金属层的电阻和电容。半镶嵌将允许通过直接图案化增加金属线的长宽比（以降低电阻），并在金属线之间使用气隙作为电介质（以控制电容的增加）。同时，我们筛选各种替代导体，如二元合金作为“老牌”铜的替代品，进一步降低线路电阻。
趋势3：3D技术实现的异构集成度更高
在工业领域，我们看到越来越多的例子是通过利用2.5D或3D连接的异构集成来构建系统。这些方案有助于解决内存墙，在外形尺寸受限的系统中增加功能，或提高大型芯片系统的良率。随着逻辑性能-功耗-面积-成本（PPAC）的放缓，系统级芯片（SoC）的智能功能分区可以为微缩提供另一个方向。一个典型的例子是高带宽内存（HBM）堆栈，由堆叠的动态随机存取内存（DRAM）芯片组成，这些芯片通过短的中间件链接直接连接到处理器芯片，如GPU或CPU。最近的例子包括英特尔的LakefieldCPU中的die-on-die堆叠，或者AMD的7nm Epyc CPU中的中介层上芯片粒。未来，我们期望看到更多这样的异构SoC--作为提高系统性能的一种有吸引力的方式。
在IMEC，我们通过利用我们在不同领域（如逻辑、内存、3D......）的创新来实现SoC层面的优势。为了将技术选择与系统级性能联系起来，我们建立了一个名为先进技术的系统基准测试（S-EAT）的框架。该框架允许我们评估特定技术选择对系统级性能的影响。例如：我们能否从缓存层次结构较低的片上内存3D分区中获益？如果静态随机存取存储器（SRAM）被磁性RAM（MRAM）存储器取代，在系统级会发生什么？
作为一个例子，我们利用这个平台为一个包含CPU和L1、L2和L3缓存的高性能移动SoC找到了最优化的分区。在传统的设计中，CPU将以平面配置的方式位于缓存旁边。我们评估了将缓存移动到另一个芯片上，用3D晶圆键合技术堆叠到CPU芯片的影响。由于现在高速缓存和CPU之间的信号传输距离较短，可以预期速度和延迟会有所改善。仿真实验得出的结论是，将L2和L3缓存移到顶层是最理想的，而不是只移到L1或同时移到所有3个缓存。
为了在这些更深层次的高速缓存层次中实现分区，需要一种高密度的晶圆到晶圆堆叠技术。我们已经展示了700纳米互连间距的晶圆到晶圆混合键合，并相信键合技术的进步将在不久的将来实现500纳米间距的互连。
异构集成是通过3D集成技术来实现的，如使用Sn微凸的晶粒到晶粒或晶粒到硅衬底堆叠或使用混合Cu键的晶粒到硅。最先进的Sn微凸间距在生产中已经达到了30µm左右的饱和状态。在IMEC，我们正在突破当今可能的界限。我们已经展示了一种基于Sn的微凸块互连方法，互连间距低至7µm。这样的高密度连接充分利用了硅通孔技术的潜力，使裸片之间或裸片与硅衬底之间的3D互连密度提高了16倍以上。这使得HBMI/O接口的SoC面积要求大大降低(从6个减少到1mm2)，并有可能将HBM内存栈的互连长度缩短到1mm。使用混合铜键合也可以实现裸片与硅的直接键合。利用晶圆到晶圆混合键合的经验，我们正在开发晶粒到硅片的混合键合，最小间距为3µm，具有高公差选择和定位精度。
随着SoC的异构性越来越强，芯片上的不同功能（逻辑、存储器、I/O接口、模拟......）不需要来自单一的CMOS技术。对不同的子系统采用不同的工艺技术，以优化设计成本和良率，可能更有优势。这种演变也可以满足更多芯片多样化和定制化的需求。
趋势4：NAND和DRAM被推到极限，新兴非易失性存储器崛起
总的存储器IC市场预测表明，相对于2019年，2020年存储器市场持平，这种演变可能部分与COVID-19的放缓有关。2021年以后，该市场有望再次开始增长。新兴的非易失性存储器市场预计将以>50%的年复合增长率增长--主要由嵌入式磁性随机存取存储器（MRAM）和独立相变存储器（PCM）的需求驱动。
NAND存储将在未来几年内继续逐步扩展，而不会发生颠覆性的架构变化。目前最先进的NAND产品具有128层的存储能力。3D扩展将继续进行，并有可能通过晶圆对晶圆键合实现更多层数。IMEC通过开发低电阻字线金属（如钌）、研究替代的存储器电介质堆栈、改善通道电流和确定控制因堆栈层数增加而产生应力的方法，为这一路线图做出了贡献。我们还专注于用更先进的FinFET器件取代NAND周围的平面逻辑晶体管。我们正在探索采用新型纤锌矿材料的3D铁电FET(FeFET)作为3DNAND在高端存储应用中的替代。作为传统3D NAND的替代品，我们正在评估新型存储器的可行性。
对于DRAM来说，单元缩放速度正在放缓，可能需要EUV光刻技术来改善图案。三星最近宣布为他们的10nm（1a）级生产EUV DRAM。除了探索EUV光刻技术用于关键DRAM结构的图案化，IMEC还为真正的3DDRAM解决方案提供组成块。而这首先要把存储器阵列放在外围之上。这样的架构要求阵列晶体管采用低热预算的沉积半导体。而这正是低温铟-镓-锌-氧化物（IGZO）系列晶体管进入应用的原因。我们已经展示了40nm栅极长度的IGZO器件，其Ion/Ioff比>1E12。而且我们还在继续利用拟态模拟和实验探索替代的低温半导体，以满足稳定性、移动性和可靠性的要求。最终3D DRAM的实现还需要将这些材料沉积在拓扑上。这推动了对原子层沉积（ALD）形成层的需求。最后，像NAND一样，我们着眼于实现基于FinFET的高k/金属栅极结构的外部结构，以取代具有聚硅栅极的平面晶体管。
在嵌入式存储器领域，人们正在为理解并最终拆掉所谓的存储器墙做出重大努力：CPU从DRAM或基于SRAM的高速缓存中访问数据的速度有多快？在多个CPU内核访问共享缓存的情况下，如何确保缓存的一致性？限制速度的瓶颈是什么，如何提高用于获取数据的带宽和数据协议？IMEC部署其系统级模拟器平台S-EAT来深入了解这些瓶颈。该框架还可以评估作为SRAM替代品的新型存储器，以了解各种工作负载的系统性能。我们正在研究各种磁性随机存取存储器（MRAM），包括自旋转移矩（STT-MRAM）、自旋轨道转矩(SOT-MRAM)和压控磁异性(VCMA-MRAM)，以潜在地取代一些传统的基于L1、L2和L3的SRAM缓存(图4)。每一种MRAM存储器都有其自身的优势和挑战，并可能通过提高速度、功耗和/或存储器密度来帮助我们克服存储器瓶颈。为了进一步提高密度，我们还在积极研究可与磁隧道结集成的选择器件--磁隧道结是这些MRAM器件的核心。
图4.IMEC对内存技术演进的观点
趋势五：边缘AI芯片产业的强势崛起
边缘AI在未来5年内有望实现100%以上的增长，是芯片行业的最大趋势之一。相对于云端人工智能，推理功能被嵌入到在网络边缘的物联网（IoT）终端上，如手机、智能音箱等。物联网设备与位于相对较近的边缘服务器进行无线通信。该服务器决定哪些数据将被发送到云服务器（通常是时间敏感性较低的任务所需的数据，如重新训练），哪些数据将在边缘服务器上处理。
与云端AI相比，数据需要从端点来回移动到云端服务器，边缘AI更容易解决隐私问题（图5）。它还具有响应速度快和减少云服务器工作负载的优势。试想一下，一辆自主汽车需要基于AI做出决策。由于需要非常快速地做出决策，系统无法等待数据前往服务器并返回。由于电池供电的物联网设备通常会受到功率限制，这些物联网设备中的推理引擎也需要非常节能。
如今，市面上的边缘AI芯片--边缘服务器内的芯片--使用快速GPU或ASIC进行计算，其效率在每瓦特每秒1-100兆次运算(Tops/W)的数量级。对于物联网的实现，将需要更高的效率。IMEC的目标是展示10000 Tops/W的推理效率。
我们正在寻求一种不同的方法，研究模拟计算内存架构。这种方法打破了传统的冯-诺依曼计算模式，即基于将数据从内存发送到CPU（或GPU）进行计算。通过模拟计算-内存，计算是在内存框架内完成，节省了大量来回移动数据的功耗。2019年，我们展示了一个基于SRAM的模拟计算内存单元（以22nm FD-SOI技术构建），实现了1000Tops/W的效率。为了进一步提高这个数字向10000Tops/W迈进，我们正在研究非易失性存储器，如SOT-MRAM、FeFET和基于IGZO的存储器。
关于作者
Sri Samavedam拥有麻省理工学院材料科学与工程专业的博士学位和普渡大学的硕士学位，研究生涯始于德克萨斯州奥斯汀的摩托罗拉公司，从事应变硅、金属栅极、高k电介质和全耗尽SOI器件的研究。此前担任GlobalFoundries公司的技术开发高级总监，领导了14纳米FinFET技术和衍生产品的资格认证，并进入量产和7纳米CMOS的早期开发，自2019年8月起担任IMEC CMOS技术高级副总裁，职责包括逻辑、存储器、光子学和3D集成方面的项目。
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