【学术论文】多板卡多模卫星信号模拟器的研究与实现

摘要：

针对多模多频点卫星信号模拟器设计难度高、占用系统硬件资源大的问题，提出一种多板卡传输与同步方式生成卫星导航信号的设计方案。该方案以FPGA+DSP作为核心处理器，并集成了高速D/A转换以及射频上变频电路，详细介绍了信号传输与同步方案的设计思想及实现。通过联合定位测试结果表明，该方案有效降低硬件平台及芯片的个体性差异带来的误差，实现信号同步生成，设计灵活、工作可靠稳定，对于低成本实现多系统多频点卫星信号模拟器的研究具有重要意义。

中文引用格式： 姜东方，纪元法，孙希延. 多板卡多模卫星信号模拟器的研究与实现[J].电子技术应用，2017，43(7)：70-73.
英文引用格式： Jiang Dongfang，Ji Yuanfa，Sun Xiyan. Research and implementation of multi-card multi-mode satellite signal 

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0 引言

    随着全球导航系统的快速发展和广泛应用，对于卫星导航信号模拟器的研究也不断升温。作为卫星导航信号体制的研究以及多模卫星导航接收机开发和验证的重要工具，多模卫星信号模拟器一直以来都是导航领域的研究重点和热点。但由于导航系统中国起步较晚，国内多模导航信号模拟器与国外仍有较大差距^[1]。

    目前，世界上存在的全球卫星导航系统(Global Navigation Satellite System，GNSS)有：GPS系统、GLONASS系统、北斗卫星导航系统和Galileo系统。BD2/GPS/Galileo/GLONASS组合导航系统在很大程度上能够克服单一系统的局限性，使用户能够获得更精确、更可靠的标准定位服务，能承担许多单一系统所不能完成的任务。但GNSS多系统模拟器的研制占用大量的硬件资源，因而提出一种多板卡信号同步方式实现多模卫星信号模拟器的设计，设计灵活并有效降低硬件平台及芯片引起的个体性差异，对于GNSS多模卫星信号模拟器的设计和实现具有重要意义。

1 系统总体架构

    本文所设计的多板卡多模卫星导航信号同步系统主要由FPGA、DSP、高速A/D转换模块、射频上变频模块构成。系统总体架构如图1所示。

    如图1所示，系统总体架构主要由主板卡和副板块两部分构成，主板卡负责生成GPS L1和BD2 B1B2B3频点信号，副板卡负责生成GLONASS G1频点信号。整个系统启动前，上位机先给两块板卡下发原始数据，两块DSP分别根据上位机的数据进行初始化并初始化FPGA。初始化工作完成后，副板卡FPGA将生成的GLONASS G1中频信号、时钟以及相应控制信号通过源同步方式传给主板卡FPGA。主板卡FPGA完成对GLONASS G1中频数据的异步接收和同步处理，并与本地生成的GPS/BD2中频信号同步输出至四路高速D/A转换电路，最后通过4个上变频模块分别将中频信号上变频至标称频率的射频信号，并通过接收机进行验证。

2 系统主要硬件电路设计

2.1 基带板电源电路设计

    电源部分是系统的重要组成部分，是后级电路稳定工作的保障。本文选用TI公司的LMZ10504TZADJ作为直流电源转换芯片。LMZ10504TZADJ是一款高度集成化芯片，转化效率高达96%，应用在苛刻环境的同时，能有效抑制系统发热。电源电路原理图如图2所示，此芯片可以将前级提供的直流5 V电源转换为稳定的3.3 V、1.2 V电压值，分别为后级FPGA和DSP等ASIC芯片提供稳定的IO口电压、内核电压。

2.2 D/A转换模块电路设计

    数模转换器是将数字中频信号转化为中频模拟信号的关键器件，对生成的中频模拟信号质量和精度具有重大影响。本文选用AD9742来实现数字中频信号的数模转换功能。AD9742是一款单芯片、转换精度为12 bit、转换速率高达165 MS/s的数模转换器，片内集成了基准电压源和采样保持放大器，具有出色的转换性能。此模块的主要功能是对前端FPGA输出的中频信号进行采样与数模转换，并将输出模拟中频经放大器送给射频模块。前端FPGA输出数字中频信号最大频率为24.42 MHz，因此本系统将D/A采样时钟设置为112 MHz，足够满足性能要求与系统功能。图3为D/A转换模块电路原理图。

2.3 上变频模块设计

    本系统的上变频芯片采用Analog Devices 公司生产的ADRF6755，它是一款可编程衰减、高集成度的正交混频器，输出频率范围为100 MHz~2 400 MHz，分辨率为1 Hz。用户通过SPI总线或者I²C接口总线来控制芯片内寄存器，本设计通过51系列单片机SPI总线方式对芯片进行配置，产生要求的本振频率，与中频信号进行混频。该模块控制电路原理图如图4所示。

3 系统关键程序设计

3.1 源同步接口设计

    在高速I/O接口设计中，为了便于数据同步，提高数据的传输频率，接口电路都是在发送端将数据和时钟同步传输，在接收端使用时钟恢复电路，重新使数据与时钟同步，该电路就是源同步接口电路^[2]。其示意图如图5所示。

    在高速接口的传输数据的过程中，必然会出现数据传输延时(T_pcb)与源时钟偏斜(T_skew)的问题，如图6所示，须对发射、接收端寄存器进行必要的时序约束，使其满足建立(setup)和保持(hold)时间余量，这是保证数据的稳定传输关键^[3]。

    在Quartus II软件用自带的静态时序分析工具TimeQuest Timing Analyzer（STA）对本设计进行时序分析和约束，经过约束后最后分别得出发送、接收端最差路径的建立和保持余量，余量均为正值，符合时序要求。

3.2 中频信号同步程序设计

    本系统中FPGA是中频数据传输与同步控制的核心器件。数据由从板卡传输到主板卡，遇到了跨时钟的问题，主板卡与从板卡时钟为同频不同相的两个异步时钟。不可避免地要完成数据在不同时钟域的传递，在两个时钟域的交界处，会采用异步FIFO对异步时钟域进行隔离，解决跨时钟域的问题^[4-5]。

    本设计异步FIFO的IP核是通过Quartus II软件的宏功能模块完成对异步FIFO核进行参数化配置。在Quartus II 13.0版本软件中的tools菜单中打开Megawizard调出异步FIFO核配置界面进行配置^[6]。FIFO核的数据宽度选择8 bit，并且配置成异步模式，使用副板卡的时钟对FIFO进行写操作，用主板卡的时钟对FIFO进行读操作，同时写使能也是由副板卡得到，使得写使能、写时钟以及中频数据是在副板卡的时钟沿下跳变，而读使能、读时钟是由主板卡进行控制，由此完成对FIFO的异步写同步的操作。在FPGA程序设计中的同步做了两层，第一层是复位同步，第二层是启动同步，以此克服跨时钟域数据不同步的问题，保证数据的稳定可靠传输。

    复位同步是两块DSP的RES1和RES2信号分别要传给两块FPGA，在两块FPGA内部相与(RES1 && RES2)之后产生的RES作为两块FPGA的总复位信号。启动同步是指两块FPGA都收到相应DSP下发的启动脉冲，然后副板卡将这个启动脉冲传给主板卡，主板卡把本地启动脉冲和副板卡的启动脉冲作相与，并与主机的主时钟同步处理后，再把这个同步后的启动脉冲传给副板卡FPGA，在副板卡FPGA作同步处理后作为副板卡的启动信号，并将这个启动信号、副板卡时钟以及中频信号一起传给主板卡，分别作为主板卡FPGA内缓存副板卡中频信号FIFO的写使能、写时钟和数据，这3个信号都同时在从机主时钟沿下跳变，均为同步信号。

    FPGA程序设计时序图如图7（a）所示；由FPGA产生送给DSP以实时更新数据的8ms中断脉冲如图7（b）所示（沿1为主板卡，沿2为副板卡）；主板卡FPGA通过在线逻辑分析仪观察的两板卡中频数据的对齐、同步情况如图7（c）所示，其中IF_DATA_I_test_IN[7:0]是从从板传到主板的中频信号，IF_DATA_I_test是主板本地的中频信号，二者是进FIFO之前的数据，相应的IF_DATA_I_test_IN_fifo_out和IF_DATA_I_test_fifo_out分别是经过异步FIFO同步后的副板卡中频信号和主板卡中频信号。为了方便比较，两基带板卡均生成GPS L1频点信号，传输并对比GPS L1频点的中频信号，通过主板卡和副板卡的进FIFO前和出FIFO后的中频数据对比可以看出，从FIFO出来后，数据已经完全对齐，最终实现了两板卡中频数据的对齐并在主板卡的时钟沿下同步输出，实现了中频信号同步设计的预期。

4 测试结果分析

    本系统主板卡生成GPS L1、BD2 B1B2B3四频点信号，副板卡生成GLONASS G1频点信号，通过NovAtel接收机进行组合定位测试，测试模拟北京坐标（40°00′00″ N，116°00′00″ E，高度50 m），NovAtel定位结果的经、纬、高误差均在2 m以内，达到了本系统设计的目标。图8为测试结果分析图。

5 结束语

    为了满足当前多模多频点卫星导航接收机实现组合定位研制的需求与在同一板卡上实现多模多频点模拟器系统难度大的问题，本文提出了一种多板卡间中频信号传输与信号同步的方法，实现多模多频点卫星信号模拟器系统的融合，并对系统实际应用功能及稳定性进行了测试。结果表明，该系统设计灵活，能稳定产生多系统多频点的卫星信号，并通过NovAtel接收机测试，实现定位，可用于多系统多频点GNSS接收机的研制与验证，有效降低研制成本与研制周期。此外，该仪器设备也可应用于GNSS信号体制的研究，具有广阔的应用前景。

参考文献

[1] 张金龙，张波，李署坚.多模导航模拟器时间同步控制系统设计与实现[J].计算机测量与控制，2015，23(12)：4019-4022.

[2] 张华高，陈岚.DDR源同步接口的设计与时序约束方法[J].计算机工程与设计，2008，29(7)：1600-1602,1605.

[3] Quartus II TimeQuest timing analyzer cookbook.Document Version 1.3[Z].2011.

[4] 谢郁洁.基于FPGA的核间高速接口的设计与验证[D].成都：电子科技大学，2014.

[5] 常胜，黄启俊．基于异步FIFO实现不同时钟域的间的数据传递的设计[J].电子设计应用，2004（8）：57-59.

[6] Altera SCFIFO and DCFIFO IP cores user guide.Document Version 1.0[Z].2014.

作者信息：

姜东方1，2，纪元法1，2，孙希延1，2

（1.桂林电子科技大学 信息与通信学院，广西 桂林541004；2.广西精密导航技术与应用重点实验室，广西 桂林541004）